第 3 章 时序逻辑电路

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3.1 概述

3.1.1 组合逻辑电路 vs 时序逻辑电路

• 组合逻辑电路：任意时刻输出仅取决于当时输入，与原状态无关；无记忆/存储功能。
• 时序逻辑电路：任一时刻输出不仅取决于当前输入，还与电路原来状态有关；有记忆/存储功能。
• 触发器：具有记忆功能的基本电路单元，是构成时序逻辑电路的基本单元。

3.1.2 时序逻辑电路的特点

功能特点：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。

电路结构特点：

• 包含组合逻辑电路和存储电路两部分；
• 存储电路的输出状态反馈到组合电路输入端，与输入信号共同决定输出。

3.1.3 时序逻辑电路一般结构形式

输入 $X$ → 组合逻辑电路 → 输出 $Y$；存储电路输出反馈回组合逻辑电路输入端；部分输出数据存入存储电路。

（结构图示：输入 $X_1\sim X_i$、组合逻辑电路、存储电路、输出 $Y_1\sim Y_j$、存储输出 $Z_1\sim Z_k$、反馈回路）

3.1.4 时序电路功能描述——三个方程

1. 驱动方程：$Z=G(X,Q)$，驱动存储电路状态改变的方程；
2. 状态方程：存储电路下一时刻输出随输入和当前状态改变的方程；
3. 输出方程：描述电路输出与输入、现态的关系。

3.1.5 时序电路的分类

按动作特点分：

• 同步时序电路：所有触发器共用统一 CLK，状态变化同时发生；
• 异步时序电路：无统一 CLK，触发器状态变化有先有后。

按输出信号特点分：

• 米利（Mealy）型：输出 $Y=F(X,Q)$，取决于输入 + 存储状态；
• 穆尔（Moore）型：输出 $Y=F(Q)$，仅取决于存储状态。

按功能分：移位寄存器、计数器、脉冲发生器。

3.2 触发器

3.2.1 触发器概述

概念：能够存储 1 位二值信号的基本单元电路，是时序逻辑电路的基本单元。

电路构成：由门电路和反馈线构成（如非门构成双稳态电路）。

特点：有两个稳定状态（0、1），可根据输入信号置成 0 或 1 状态。

现态与次态：

• 现态 $Q$（$Q^n$）：当前状态；
• 次态 $Q^{\ast }$（$Q^{n+1}$）：下一状态。

逻辑功能描述方法：特性表（功能表）、特性方程、状态图、波形图。

触发器分类：

分类方式	类型
按结构分	SR 触发器、电平触发、脉冲触发、边沿触发
按逻辑功能分	SR 触发器、JK 触发器、D 触发器、T 触发器
按存储原理分	静态触发器（双稳态电路）、动态触发器（电容）

3.2.2 触发器的电路结构与动作特点

一、SR 锁存器（基本 SR 触发器）

1. 两种电路结构：两个与非门构成、两个或非门构成；
2. 状态定义：
   • $Q=1$、$Q^{\prime }=0$ → 1 状态（置位）；
   • $Q=0$、$Q^{\prime }=1$ → 0 状态（复位）。

与非门 SR 锁存器：

• 低电平有效；
• 置 1 端 $S_D^{\prime }=0$ → $Q^{\ast }=1$；
• 置 0 端 $R_D^{\prime }=0$ → $Q^{\ast }=0$；
• 约束条件：$S_D^{\prime }+R_D^{\prime }=1$（$S_D\cdot R_D=0$），禁止 $S_D^{\prime }=0$、$R_D^{\prime }=0$（状态不定）。

或非门 SR 锁存器：

• 高电平有效；
• 置 1 端 $S_D=1$ → $Q^{\ast }=1$；
• 置 0 端 $R_D=1$ → $Q^{\ast }=0$；
• 禁止 $S_D=1$、$R_D=1$（状态不定）。

二、电平触发的 SR 触发器

1. 电路结构：SR 锁存器 + 时钟控制电路（CLK）；
2. 动作特点：
   • $CLK=0$：输出保持不变；
   • $CLK=1$：$Q$ 随 S、R 变化，可能多次翻转；
3. 约束条件：$SR=0$。

三、电平触发的 D 触发器

1. 设计目的：满足单端输入要求；
2. 功能：$CLK=1$ 时 $Q^{\ast }=D$，$CLK=0$ 时保持。

四、脉冲触发的 SR 触发器（主从 SR 触发器）

1. 结构：主触发器 + 从触发器；
2. 优点：克服 $CLK=1$ 期间多次翻转问题；
3. 特点：CLK 高电平有效，下降沿触发；
4. 约束：$SR=0$。

五、脉冲触发的 JK 触发器（主从 JK 触发器）

1. 设计目的：解决 $S=R=1$ 时状态不定问题；
2. 结构：主从 SR 触发器 + 反馈（$Q\to R$，$Q^{\prime }\to S$）；
3. 功能：
   • $J=0$、$K=0$：保持；
   • $J=1$、$K=0$：置 1；
   • $J=0$、$K=1$：置 0；
   • $J=1$、$K=1$：翻转；
4. 使用注意：一个 CLK 周期输出仅变一次。

六、边沿触发的触发器

1. 结构：两个电平 D 触发器级联；
2. 设计目的：提高抗干扰能力，次态仅取决于时钟沿；
3. 动作特点：
   • 上升沿/下降沿到达时采样输入；
   • 沿前后输入变化不影响输出；
4. 可靠性最高。

3.2.3 触发器逻辑功能及描述

触发器	特性方程	触发方式
SR 触发器	$Q^{\ast }=S+R^{\prime }Q$，约束 $SR=0$	电平 / 脉冲
JK 触发器	$Q^{\ast }=J{Q}^{\prime }+K^{\prime }Q$	脉冲
D 触发器	$Q^{\ast }=D$	电平 / 边沿
T 触发器	$Q^{\ast }=T{Q}^{\prime }+T^{\prime }Q$（$T=1$ 翻转，$T=0$ 保持）	—

T 触发器可由 JK 触发器 J、K 短接构成（$J=K=T$）。

3.3 时序逻辑电路的分析与设计方法

3.3.1 同步时序电路分析

分析任务：给定时序电路，找出输入 + CLK 作用下的次态与输出。

分析步骤：

1. 写驱动方程（触发器输入）；
2. 代入特性方程得状态方程；
3. 写输出方程；
4. 列状态转换表、状态转换图、时序图；
5. 确定逻辑功能。

示例：3 个主从 JK 触发器构成 Moore 型七进制加法计数器，Y 为进位输出。

3.3.2 同步时序电路设计（了解）

1. 逻辑抽象，建状态表/图；
2. 状态化简；
3. 状态分配（编码）；
4. 选触发器，求驱动/状态/输出方程；
5. 检查自启动；
6. 画电路图。

3.4 若干常用时序逻辑电路

3.4.1 寄存器

定义：可寄存一组二进制数码的逻辑部件，1 个触发器存 1 位。

分类：

• 数码寄存器：仅存储，并行输入/并行输出；
• 移位寄存器：存储 + 移位，可串/并转换、乘除运算。

典型芯片：

• 74HC175：4 位 D 触发器寄存器；
• 74HC194A：双向移位寄存器。

3.4.2 计数器

定义：累计输入脉冲个数，可定时、分频。

分类：

• 按时钟：同步 / 异步；
• 按进制：二进制 / 十进制 / 任意进制；
• 按方向：加法 / 减法 / 可逆。

同步二进制加法计数器：

• 原理：最低位每次翻转，低位全 1 时高位翻转；
• 4 位可实现 16 进制（分频器）；
• 典型芯片：74LS161（4 位同步十六进制）。

同步十进制加法计数器：典型芯片 74LS160。

任意进制计数器构成：

• $M<N$（用 N 进制改 M 进制）：置零法、置数法，跳过 $N-M$ 个状态。例：74160（十进制）→ 六进制。
• $M>N$（多片级联）：串行进位、并行进位。例：两片 74160 → 百进制；两片 → 29 进制。

常用 74 系列时序芯片：

型号	功能
74HC74	双 D 触发器
74HC175	4 位寄存器
74HC273	8 位寄存器
74HC373	8 位三态寄存器
74HC194A	双向移位寄存器
74HC161	4 位同步十六进制计数器
74HC160	同步十进制计数器
74HC192	同步十进制可逆计数器

本章小结

1. 时序电路核心：驱动方程、状态方程、输出方程；
2. 触发器：电平/脉冲/边沿触发；SR/JK/D/T 功能；
3. 分析：电路 → 方程 → 状态表/图 → 功能；
4. 设计：功能 → 状态 → 方程 → 电路；
5. 常用电路：寄存器、移位寄存器、计数器（同步/异步、任意进制）。